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ADP1653
I 2 C TIMING SPECIFICATIONS
Table 2.
Parameter
Min
Max
Unit
Description
f SCL
t HIGH
t LOW
t SU, DAT
0.6
1.3
100
400
kHz
μs
μs
ns
SCL clock frequency
SCL high time
SCL low time
Data setup time
t HD, DAT 1
t SU, STA
t HD, STA
t BUF
t SU, STO
t R
t F
t SP
C B 2
0
0.6
0.6
1.3
0.6
20 + 0.1 C B
20 + 0.1 C B
0
0.9
300
300
50
400
μs
μs
μs
μs
μs
ns
ns
ns
pF
Data hold time
Setup time for repeated start
Hold time for start/repeated start
Bus free time between a stop and a start condition
Setup time for stop condition
Rise time of SCL and SDA
Fall time of SCL and SDA
Pulse width of suppressed spike
Capacitive load for each bus line
1
2
A master device must provide a hold time of at least 300 ns for the SDA signal (referred to the V IH minimum of the SCL signal) to bridge the undefined region of the
SCL falling edge.
C B is the total capacitance of one bus line in picofarads.
SDA
t LOW
t R
t SU, DAT
t F
t F
t HD, STA
t SP
t R
t BUF
SCL
S
t HD, DAT
t HIGH
t SU, STA
Sr
t SU, STO
P
S
S = START CONDITION
Sr = REPEATED START CONDITION
P = STOP CONDITION
Figure 3. I 2 C Interface Timing Diagram
Rev. B | Page 5 of 24
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